Partners broer HLS og FPGA teknologi

Designere kan bruge det integrerede udviklingsmiljø (IDE) til hurtigt at gå fra C ++ til FPGA ved hjælp af HLS og Achronix ACE designværktøjer. Kombinationen kan reducere udviklingsindsatsen til 5G trådløse og andre design applikationer, der kræver højtydende FPGA teknologi i SoCs, konfigureret ved hjælp af en gennemprøvet C-baseret design flow.

Ellie Burns, marketingchef, Calypto Systems divisionen, Mentor sagde: "Achronix eFPGA tilbyder en enorm evne til at tilpasse sig sene skift og nye krav i en feltprogrammerbar SoC. Sammen med Catapult HLS og verifikationshastigheden for C ++ kan chipdesignere nu let gå fra algoritmeændringer til ny lav-effekt, høj ydeevne hardware i dage i stedet for uger eller måneder. "

Partnernes teknologistrøm gør det muligt for designere at lave algoritmiske ændringer i de sene faser af IP-udvikling og for at optimere den digitale mikroarkitektur. Software tests for genereret RTL-kode (RTL) kan genbruges, hvilket hævder at reducere behovet for dedikerede RTL testbænke med over 80%.

Speedcore eFPGA IP gør det muligt for kunderne at oprette et tilpasset programmerbart stof med specifikke logik-, hukommelses- og DSP-ressourcer til at opfylde en bestemt applikations krav. Ud over de 5G trådløse infrastrukturer kan de bruges i datacentre, avancerede driverassisteringssystemer (ADAS) og autonome køretøjer.